双核心、多核心处理器发展趋势(5)

　力争上游的升阳UltraSPARCⅣ处理器

向来在高阶服务器市场上，以Solaris操作系统与开发UltraSPARC服务器处理器闻名的升阳计算机SUN)，第一个开发双核心处理器的计划，在2003年10月微处理器论坛中揭露。

升阳Ultra SPARCⅣ双核心处理器。

代号Jaguar的双核心UltraSPARCⅣ处理器，以原先UltraSPARCⅢ处理器电路核心倍增，集结6600万颗晶体管，委托德州仪器(TI)晶圆厂以130奈米制程Low-K介电层技术制造，七层金属互连层设计，硅晶粒面积达到356mm2；封装采取1369pin CPGA陶瓷封装设计，初期时脉达到1.2GHz，功耗为108W。配置SUN UltraSPARCⅣ处理器的服务器系统于2004年第一季推出。

UltraSPARCⅣ的每个CPU子核心，同样具备采64位RISC运算架构设计，执行64位的SPARC RISC指令，以及具备十线路的VIS视觉处理加速指令技术，同时核心设计了多达64KB第一阶指令快取、32KB第一阶数据快取， L1 DCache以及32KB L1 ICACHE。不过初期UltraSPARCⅣ并没有内建第二阶高速缓存的设计，只有具备L2 Tag卷标索引控制器，须搭配外接的16MB eDRAM高速高速缓存；处理器必须透过频宽为4.8GB/s的Data Switch，对外连接到Fireplane Interconnect总线，而外接的L2 eDRAM高速内存的频宽仅2.4GB/s，这成为SUN多重处理器之间相互通讯时，数据流相互传输、交换上可能遇到的瓶颈。

随后，升阳进一步推出UltraSPARCⅣ的改良版─UltraSPARCⅣ+处理器，并且在去年(2004年)10月下旬微处理器论坛时正式揭露。大致上仍维持原先双核心CMT的设计，不过UltraSPARCⅣ+将预撷取缓冲区从原先一条增加为八条，同时第一阶高速缓存增加为128KB(64KB L1 D-Cache)，最重要的是首度内建2MB、4way set associative四线分路设计的全速第二阶高速缓存，并且原先的L2 tag就变成L3 Tag，对外连接的第二阶高速缓存变成第三阶高速缓存，并且倍增为32MB。

升阳委托TI改以90奈米制程重新打造，加入L2 Cache之后的UltraSPARCⅣ+，晶体管数量暴增为两亿九千五百万颗(295M Transistors)，但硅晶粒面积还缩减5%成为336mm2，同时时脉大幅拉升到1.8GHz，功耗也降低为90W。但UltraSPARCⅣ+的CMT效能得以大幅攀升，同时对外的32MB L3 Cache内存，也能跟UltraSPARCⅣ+处理器内的L2 Cache协同运作，以降低L2 Cache miss时，对外搜寻L3Cache的延迟时间。配置UltraSPARCⅣ+的服务器系统，预计在今年(2005年)中推出。