从规划到生产IBM POWER 6 四年研发历史

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IBM POWER 6的首席工程师Brad McCredie表示,IBM采用了1条13级流水线——7级用于浮点运算单元、6级用于整数运算,与POWER 65的相同。但POWER 65中需要22个“4路扇出”逻辑级(其中,一个反相器驱动其它4个)完成的任务,现在,在POWER 6中,用13个“4路扇出”逻辑级就能实现(每级流水线一个)。

早在2004年4月以来,已有超过1400余名研发人员加入了POWER 6架构团队。在2005年3月,IBM公司就已经做好了基于POWER 6架构的UNIX服务器市场战略。POWER 6处理器作为战略的一个重要组成部分,也决定了它是未来UNIX世界的必然方向。作为一家技术领先的公司,IBM对于POWER 6架构研发有着持续巨大的投入。POWER 6架构所采用的铜芯片、绝缘硅、多内核和并发多线程技术领先竞争友商1-3年时间。
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2006年POWER 6浮出水面

2006年4月在ISSCC(国际固态电路大会)上,IBM设计工程师提交了三份文件描述即将推出的POWER 6微处理器,POWER 6是为IBM自己的pSeries服务器开发的。在05年销售的双核POWER 65+是采用90nm工艺制造、工作在1.9GHz范围,虽然在频率方面还会有所提升,但采用65nm工艺的首款POWER 6处理器工作频率范围就已经达到了4到5GHz,除此之外,IBM还透露了一些技术细节IBM的POWER 6将有单核和多核版本,每核2个线程,在晶体管数量方面双核POWER 6只有7.5亿支晶体管,并且将用于明年推出的服务器上。

IBM POWER 6的***工程师Brad McCredie表示,IBM采用了1条13级流水线——7级用于浮点运算单元、6级用于整数运算,与POWER 65的相同。但POWER 65中需要22个“4路扇出”逻辑级(其中,一个反相器驱动其它4个)完成的任务,现在,在POWER 6中,用13个“4路扇出”逻辑级就能实现(每级流水线一个)。

在ISSCC上,并没透露POWER 6的某些技术细节。POWER 6的电路主管Brian Curran表示,二进制浮点单元(BFU)采用高阀值电压晶体管以降低漏电流。BFU运行在4GHz、工作于1.1 V时的功耗为310mW。在采用相同流水线、每周期指令数和锁存周期开销的条件下,POWER 6的BFU采用54个“4路扇出”逻辑级,而POWER 65是91个。整数执行单元需要78个“4路扇出”逻辑级,在运行在4GHz、1.1 V时,功耗为160mW。McCredie:频率加倍并保持流水线深度不变。

Curran表示,IBM将动态单元的使用降至最少,以降低功耗。另外,设计的电路执行不止一项功能,每个电路都担负更多任务,并且将上述举措与低的锁存延迟结合起来,这样一个更低的延迟设计帮助了更高频率的实现。

2007年POWER 6众多技术细节曝光

在今年召开的微处理器论坛上,IBM公司的Brad McCredie博士继续透露了POWER 6方面的细节,POWER 6的目标是达到4GHz到5GHz的频率,采用IBM的65纳米绝缘硅(SOI)工艺、10层金属片而制造。与90纳米工艺相比,在一定的功率下,性能提高了30%。IBM的65纳米工艺提供了0.65微米的高性能SRAM单元和0.4微米的单元以提高密度。存储阵列单元使用了与逻辑元件相比较低的电压,以减少功耗。

与POWER4、5一样,POWER 6着重于系统架构事关重大的大系统环境。每个POWER 6微处理器单元(MPU)作为2路单芯片多处理器(CMP)设计来实现,340平方毫米的一块芯片上集成了两个同步多线程处理器以及每个核心都有的专用二级高速缓存。至于高档型号,四个POWER 6 MPU将封装在一个多芯片模块(MCM)内,另外还有四个三级全相联高速缓存(victim cache),每个大小是32MB。

POWER 6有极高带宽可提供给处理器。在5GHz下,每个MPU都有300GB/s的带宽,大约80GB/s来自三级高速缓存、75GB/s来自内存、80GB/s来自MCM内总线、50GB/s来自远程处理器、20GB/s来自本地I/O。POWER 6的带宽通常比POWER5+系统增加了一倍,这是由于频率提高、添加了一些新接口。POWE6的非核心功能其运行频率都是核心频率的一半,2GHz到2.5GHz之间;而各种POWER5+处理器的频率大约为0.8GHz到1.15GHz。

POWER 6另外还有一个内存控制器和MCM内的结构线路,从而把I/O频率从cpu频率的三分之一提高到了二分之一。每个内存控制器使用IBM的第三代同步内存接口连接到内存。与全缓冲DIMM一样,这些共存内存接口(SMI)芯片能够配置更大的内存空间、使用不同类型的内存(通常是款式较老的DDR提供容量,或者较新的DDR2/3提供带宽)。内存控制器和三级高速缓存都有不同的地址和数据总线(地址总线在图1中没有显示出来),而互连结构和GX+ I/O总线复用寻址和数据总线。

POWER 6的系统架构完全经过了重新设计,比前几代产品先进得多。用于大系统的POWER 6使用两条单向环(uni-directional ring)实现MCM内通信,而MCM间通信通过二维网状结构来进行。POWER 6则使用了两层架构和新的一致性协议进行配对。每个POWER 6 MCM组成了一个“单元”,全连接网络中最多可以排列8个单元。新的系统架构拥有比较低、比较稳定的时延。虽然低时延对提高性能而言必不可少,但稳定时延大大方便了操作系统(特别是Linux)进行管理。就POWER 6系统而言,有三级时延:MPU本地、MCM本地和远程。相比之下,在大尺寸的POWER5+系统中,远程读取可能需要经历1到4个MCM间中继段(hop)、0到2个MCM内中继段。

IBM设计的POWER 6系统的初衷就具有极强的可配置性。通常每个周期传送8个字节的节点内总线可分成低端系统每个周期传送2个字节,而节点间总线也能每个周期传送4个字节。同样,两个集成的内存控制器每个周期都可以传送一半的字节,其中一个可以完全移除。外部的三级高速缓存是可选的,或者出现在MCM中,或者出现在外部配置中。IBM声称,所有这些选件旨在提供不同性价比的型号,以便更好地服务于客户。显然,有些工作负载可能根本无法放在高速缓存里面进行处理,客户可以订购功能精简的部件来节省费用。另一个因素可能是,IBM正试图通过重复使用遇到生产故障的设备来提高产量。譬如说,如果三级高速缓存不正确地接合到了MCM上,它可以作为“有价值的”产品重新封装。

结语:通过透露的POWER 6处理器的一些细节,我们可以看到POWER 6中含有一些前辈的身影,另外在频率方面POWER 6处理器也是达到了一个***的提升,在运算机制上POWER 6也抛弃了传统的二进制转而采用十进制的方式来计算。


 

责任编辑:佚名
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